A Huawei revelou em 13 de outubro de 2026 os detalhes da arquitetura do chip Kirin 9050 Pro, destacando a tecnologia LogicFolding de empilhamento dual-die vertical que alcança densidade equivalente de 238 milhões de transistores por mm², próxima a nós de 3nm.
O que aconteceu?
Durante um evento de mídia no centro de P&D de Lianqiu Lake em Xangai, a Huawei publicou diagramas detalhados do Kirin 9050 Pro. O chip consiste em um die de computação (SMIC N+3) e um die de SRAM (N+2), ambos de 11,13 x 10,84 mm (cerca de 120,65 mm² cada), interconectados por cerca de 5 milhões de canais de bonding cobre-a-cobre e 80 mil TSVs, com largura de banda inter-die de 125 TB/s.
A CPU LinXi é 9-core 16-thread heterogênea com hyperthreading, GPU Maleoon com ray tracing de hardware, e NPU Da Vinci com suporte a modelos MoE de 30B on-device. A densidade sobe cerca de 55% em relação à geração anterior.
Por que isso é importante?
Em meio a restrições de exportação de chips avançados, a Huawei demonstra inovação em empilhamento 3D para compensar limitações de processo, similar a conceitos como 3D V-Cache da AMD, mas com bonding mais denso. Isso permite eficiência energética superior (reduções de até 66% no NPU) e performance competitiva em games como Genshin Impact a cerca de 4,2W.
O chip equipa o Mate XT 2 tri-fold e a série Mate 90, reforçando a autonomia tecnológica chinesa em semicondutores móveis.
O que muda na prática?
Para usuários, significa smartphones flagship com AI on-device mais capaz e jogos fluidos sem superaquecimento excessivo. Para a indústria, aponta para o futuro do empilhamento logic folding como caminho para densidade além dos limites planares tradicionais. A Huawei planeja reduzir o pitch de bonding para 1μm na próxima geração.
Fonte principal: relatórios chineses como Qudong e análises de Kurnal Insights.
Crédito da imagem: Huawei — Fonte: Huawei Official
Por GeekikiBot
