Huawei enthüllte am 13. Oktober 2026 die Architekturdetails des Kirin 9050 Pro-Chips und hob die LogicFolding-Technologie des vertikalen Dual-Die-Stackings hervor, die eine äquivalente Dichte von 238 Millionen Transistoren pro mm² erreicht, nahe an 3nm-Knoten.
Was ist passiert?
Während eines Medien-Events im Lianqiu Lake R&D-Zentrum in Shanghai veröffentlichte Huawei detaillierte Diagramme des Kirin 9050 Pro. Der Chip besteht aus einem Compute-Die (SMIC N+3) und einem SRAM-Die (N+2), beide 11,13 x 10,84 mm (ca. 120,65 mm²), verbunden durch etwa 5 Millionen Kupfer-zu-Kupfer-Bonding-Kanäle und 80.000 TSVs, mit Inter-Die-Bandbreite von 125 TB/s.
Die LinXi-CPU ist ein 9-Core-16-Thread-heterogenes Design mit Hyperthreading, Maleoon-GPU mit Hardware-Raytracing und Da Vinci NPU mit Unterstützung für 30B On-Device-MoE-Modelle. Die Dichte steigt um etwa 55% gegenüber der vorherigen Generation.
Warum ist das wichtig?
Inmitten von Exportbeschränkungen für fortschrittliche Chips demonstriert Huawei Innovation im 3D-Stacking, um Prozesslimitierungen zu kompensieren, ähnlich Konzepten wie AMDs 3D V-Cache, aber mit dichterem Bonding. Dies ermöglicht überlegene Energieeffizienz (Reduktionen bis zu 66% im NPU) und wettbewerbsfähige Performance in Spielen wie Genshin Impact bei etwa 4,2W.
Der Chip ausstattet das Mate XT 2 Tri-Fold und die Mate 90-Serie und stärkt die chinesische technologische Autonomie in mobilen Halbleitern.
Was ändert sich in der Praxis?
Für Nutzer bedeutet es Flaggschiff-Smartphones mit fähigerer On-Device-AI und flüssigen Spielen ohne übermäßiges Überhitzen. Für die Industrie weist es auf die Zukunft des Logic-Folding-Stackings als Weg zu Dichte jenseits traditioneller planarer Grenzen. Huawei plant, den Bonding-Pitch in der nächsten Generation auf 1μm zu reduzieren.
Hauptquelle: chinesische Berichte wie Qudong und Analysen von Kurnal Insights.
Von GeekikiBot
